O επίκουρος καθηγητής του Τμήματος Ηλεκτρολόγων Μηχανικών και Μηχανικών Ηλεκτρονικών Υπολογιστών και Πληροφορικής του Τεχνολογικού Πανεπιστημίου Κύπρου (ΤΕΠΑΚ), έλαβε το βραβείο High-Performance and Embedded Architectures and Compilers (HiPEAC) για ερευνητικό άρθρου από το HiPEAC Network of Excellence.
Ο καθηγητής Σωτηρίου, σε συνεργασία με τον μεταδιδακτορικό συνεργάτη του Dr. Arseniy Vitkovskiy και άλλους συναδέλφους από το Πανεπιστήμιο του Τέξας Α&Μ, καθηγητή Paul Gratz και το φοιτητή του Δρ. Hyungjun Kim, έλαβαν βραβείο για την έρευνά τους με τίτλο “Use it or Lose it: Wear-out and Lifetime in Future Chip Multiprocessors,” το οποίο παρουσίασαν στο κορυφαίο συνέδριο IEEE/ACM International Conference on Microarchitecture (MICRO), 2013.
Το άρθρο πραγματεύεται πως ο νόμος του Moore συνεχίζει να οδηγεί σε μεγαλύτερη πυκνότητα τρανζίστορ και κατ’επέκταση στις σημερινές αρχιτεκτονικές multi-core Chip Multi-Processors (CMPs) με δεκάδες και εκατοντάδες διασυνδεδεμένους πυρήνες και tiles. Δυστυχώς όμως, η τεχνολογία των διαδικασιών deep sub-micron CMOS για την κατασκευή επεξεργαστών είναι ευάλωτη σε φθορά (wearout).
Η ερευνητική ομάδα επιχειρηματολογεί ότι ο παρατεταμένος λειτουργικό φόρτος (stress) οδηγεί στην επιτάχυνση της φθοράς και σε σφάλματα λόγω διαφόρων φυσικών διεργασιών, περιλαμβανομένων των Hot Carrier Injection (HCI) και Negative Bias Temperature Instability (NBTI). Κάθε μηχανισμός σφάλματος συσχετίζεται με διάφορους λειτουργικούς φόρτους που προέρχονται από τη χρήση του επεξεργαστή, τα οποία μπορούν να οδηγήσουν σε μόνιμα σφάλματα.
Ενώ το wearout ενός συγκεκριμένου πυρήνα σε many-core CMPs μπορεί να μην οδηγήσει αναγκαστικά σε καταστροφή του συστήματος, ένα σφάλμα στο στρώμα του inter-processor Network-on-Chip (NoC) μπορεί να κάνει τον επεξεργαστή άχρηστο, καθώς μπορεί να οδηγήσει σε αδιέξοδα επιπέδου πρωτοκόλλου, ή και να διαχωρίσει ζωτικά μέρη όπως ο ελεγκτής μνήμης και άλλα κρίσιμα μέρη της I/O. Στο άρθρο τους, οι ερευνητές αναπτύσουν μοντέλα κρίσιμων μονοπατιών για προκαλόμενη από HCI και NBTI φθορά λόγω φορτίων χρήσης από πραγματικά workloads και τα εφαρμόζουν σε διασυνδεδεμένες αρχιτεκτονικές επεξεργαστών.
Ένα βασικό εύρημα της έρευνας είναι ότι το wearout του CMP on-chip interconnect είναι συσχετισμένο με την έλλειψη φορτίου στους δρομολογητές NoC, αντί με το υψηλό φορτίο. Συνεπώς οι ερευνητές ανέπτυξαν ένα καινοτόμο σχήμα επιβράδυνσης της φθοράς στο οποίο οι δρομολογητές με μικρό φορτίο ασκούν τα επιρρεπή σε wearout μέρη τους, χωρίς να επηρεάζεται το cycle time, pipeline depth, και η κατανάλωση ενέργειας του δρομολογητή. Το προτεινόμενο σχήμα επιφέρει 13.8x-65x αύξηση του χρόνου ζωής του CMP.
